Za HPC tehnologijo pakiranja čipov je TSMC junija 2019 predlagal nov najsodobnejši 3D-papir za tehnologijo embaliranja SoIC (SystemonIntegratedChips) na simpoziju o tehnologiji in vezjih VLSI (2019SymposiaonVLSITechnologies & Circuits); s pomočjo gostote premetanih izboklin izboljšati skupno hitrost delovanja med procesorjem CPU / GPU in pomnilnikom.
Na splošno naj bi se nadaljevalo s tehnologijo pakiranja SoIC in kot nova rešitev za TSMC-jevo napredno embalažo v zadnji strani INFO (integriranega ventilatorja) in CoWoS (Chipon Waferon Substrata).
3D embalaža uspešno izboljšuje produktivnost HPC z metodami navpičnega zlaganja in miniaturne prostornine
Zaradi preboja tehnologije za razvoj polprevodnikov in krčenja velikosti sestavnih delov mora razvoj embalaže čipov HPC upoštevati potrebno količino embalaže in izboljšanje zmogljivosti čipov. Zato je prihodnji razvojni razvoj HPC tehnologije pakiranja čipov poleg obstoječega tipa ventilatorja. Poleg paketa na ravni rezin (FOWLP) in paketa 2.5D bo cilj težje 3D tehnologije pakiranja.
Tako imenovana tehnologija 3D embalaže je predvsem za izboljšanje računalniške hitrosti in zmogljivosti AI-jevega HPC čipa, pri čemer poskuša integrirati HBM pomnilnik visoke pasovne širine in CPU / GPU / FPGA / NPU procesorje z visoko zmogljivo tehnologijo TSV (Siliary Perforation). Obe strani sta vertikalno zloženi skupaj, da drug drugemu zmanjšata prenosno pot, pospešita hitrost obdelave in obratovanja ter izboljšata delovno učinkovitost celotnega HPC čipa.
TSMC in Intel aktivno uvajata 3D embalažo, ki bo vodila OEM za proizvodnjo embalaže in preskušanja
Glede na trenutno tehnologijo 3D embalaže, ker morata biti procesor in pomnilnik v HPC čipu navpično zložena, je razvojni strošek veliko višji od drugih dveh paketnih tehnologij (FOWLP, 2.5D paket), težava procesa pa je bolj zapletena . Donos končnega izdelka je nizek.
Trenutno so predstavljeni najnovejši dosežki 3D tehnologije pakiranja. Na tej stopnji je poleg vodila za proizvodnjo polprevodnikov OEM najbolj aktiven TSMC. Napovedal je, da naj bi leta 2020 uvedli 3D tehnologije pakiranja, kot sta SoIC in WoW (WaferonWafer), in OEM OEM Intel. Predlaga tudi koncept 3D embalaže Foveros, ki se bo v drugi polovici leta 2019 spopadel s trgom embalaže naslednjih procesorjev in HPC čipov.
Ker proizvajalci livarov za polprevodnike in IDM tovarne še naprej vlagajo v R&R vire za tehnologijo 3D embalaže, bodo vodili še en val 3D tehnologije pakiranja in testiranja. Verjamejo, da bodo tudi njihova tovarna OEM in testiranje (kot so ASE, Amkor itd.) Okrepila svoja prizadevanja. Trend razvoja te valovne 3D tehnologije pakiranja.